序文
近四十幾年來,半導體的製程一直都遵循著摩爾定律(Moore Law),每 18 個月 CMOS 製程的單位體積電晶體數目就會增加一倍。以往此種趨勢是利用製程微縮(Scaling)技術而達成,製程微縮除了可以讓電晶體密度倍增之外,也同時加快電晶體的操作速度。然而,在微縮的同時,金屬線寬亦隨之變窄,導致金屬線的單位長度電阻值增加,進而使得金屬線的時間延遲增加。為了解決製程微縮所遇到的效能瓶頸,有許多專家都把解決之道指向使用 TSV製程的 3D-IC 構裝技術。使用 3D-IC 構裝技術可大大縮短微電子元件之導線長度,使得晶片間的傳輸速度加快、雜訊更小、效能更佳,尤其在 CPU 與記憶體(Memory),以及記憶卡應用中的 Flash 與 Controller 間資料的傳輸上,更能突顯 TSV 在縮短內部導線連接路徑所帶來的優勢。此外,現今電子產業在強調多功能、小尺寸行動電子產品的帶動下,3D-IC 的小型化特性,可謂是驅動整體市場發展的首要因素。簡單而言,矽導孔技術(Through Silicon Via, TSV)是在晶圓上以蝕刻(Etch)或雷射(Laser)的方式形成導線連接之導孔(Via),再將導電材料如:銅(Cu)、多晶矽(Poly Silicon)、鎢(W)等填入導孔(Via)中,以形成導電通道,最後將晶圓薄化再加以堆疊(Stacking)及接合(Bonding),進而形成 3D-IC 構裝體。
根據 Yole D, EMC)之嵌入式晶片,也稱為扇出型晶圓級構裝(Fan-out Wafer Level Package, FOWLP),先後應用於各種元件上,例如:基頻(Baseband),射頻(RF)收發器和電源管理 IC(PMIC)等元件。其中著名公司包括:英飛凌(Infineon)、英特爾(Intel)、Marvell、展訊(Spreadtrum)、三星(Samsung)、LG、華為(Huawei)、摩托羅拉(Motorola)和諾基亞(Nokia)等。許多半導體外包構裝測試服務(OSATS)和代工廠(Foundry),亦開發自己的嵌入式 FOWLP,預測在未來幾年 FOWLP 市場會有爆炸性之成長。有鑑於此,第三版特別新增:第 13 章扇出型晶圓級(Fan-out WLP)構裝之基本製程與發展概況,第 14 章嵌入式扇出型晶圓級或面板級構裝技術。第 15 章 3D-IC 導線連接技術之發展狀況。第四版特別新增:第 16 章扇出型面版級封裝技術的演進,第 17 章 3D-IC 異質整合構裝技術。
本書第四版更新內容共為 17 章:第 1 章主要介紹半導體電子元件構裝技術之演進。第 2、3 章將針對業界使用覆晶技術(Flip Chip)在晶圓級搆裝上之主要製程,作一系統性探討。第 4、5、6 章,將漸進式介紹 3D-IC 立體構裝技術,內容含括:微電子系統整合技術之演進、3D-IC 技術及市場的發展現況,以及針對目前發展中之各種 TSV 關鍵技術,進行製程技術的整合及分析,並列舉各種 TSV 構裝範例,讓讀者能夠藉由製程流程圖及簡要的文字說明,進而快速掌握 TSV 技術之發展方向。在第 7、8 章中,將對於 TSV 技術中佔成本比重最高的兩大關鍵技術:TSV 銅電鍍填充孔洞(Via Filling)及晶圓銅接合技術(Wafer Bonding),分別以獨立的章節來進行詳細說明,使讀者能夠深刻瞭解此二大技術之發展狀況及市場潛力。第 9、10、11 章,則將介紹近年來業界所推出的低成本濕式化學金屬沉積技術,即無電鍍鎳鈀金沉積技術。第 12 章介紹 3D-IC 晶圓接合技術。第 13、14 章則特別介紹扇出型晶圓級構裝(Fan-out WLP)技術。第 15 章介紹 3D-IC 導線連接技術之發展狀況。第 16 章介紹扇出型面版級封裝技術的演進。第 17 章將介紹最新 3D-IC 異質整合構裝技術。
本書適合於有志從事半導體製程研發、生產和應用之工程技術人員,以及產品推廣與技術行銷人員閱讀,也可作為研究生及大學高年級學生半導體構裝課程之教科書。本書適用於電子、電機、光電、材枓、化工、機械、應用物理及應用化學等相關系所師生學習之參考用書。