Xilinx Vivado數字設計權威指南：從數字邏輯、Verilog HDL、嵌入式系統到圖像處理

第1章 數位邏輯基礎
1.1 數位邏輯的發展史
1.2 SPICE模擬工具基礎
1.2.1 SPICE的分析功能
1.2.2 SPICE的分析流程
1.3開關系統
1.3.1 0和1的概念
1.3.2 開關系統的優勢
1.3.3 電晶體作為開關
1.3.4 半導體物理器件
1.3.5 半導體邏輯電路
1.3.6 邏輯電路符號
1.4 半導體數位積體電路
1.4.1 積體電路發展
1.4.2 積體電路構成
1.4.3 積體電路版圖
1.5 基本邏輯門及特性
1.5.1 基本邏輯門
1.5.2 基本邏輯門積體電路
1.5.3 邏輯門電路的傳輸特性
1.5.4 不同邏輯門的連接
1.6 邏輯代數理論
1.6.1 邏輯代數中運算關係
1.6.2 邏輯函數運算式
1.7 邏輯運算式的化簡
1.7.1 使用運算律化簡邏輯運算式
1.7.2 使用坎諾圖化簡邏輯運算式
1.7.3 不完全指定邏輯功能的化簡
1.7.4 輸入變數的坎諾圖表示
1.8 毛刺產生及消除
1.9 數位碼制表示和轉換
1.9.1 數字碼制表示
1.9.2 數位碼制轉換

第2章 數位邏輯電路
2.1 組合邏輯電路
2.1.1 編碼器
2.1.2 解碼器
2.1.3 碼轉換器
2.1.4 多路選擇器
2.1.5 數字比較器
2.1.6 加法器
2.1.7 減法器
2.1.8 加法器/減法器
2.1.9 乘法器
2.2 時序邏輯電路
2.2.1 時序邏輯電路類型
2.2.2 時序邏輯電路特點
2.2.3 基本SR鎖存器
2.2.4 同步SR鎖存器
2.2.5 D鎖存器
2.2.6 D觸發器
2.2.7 其他觸發器
2.2.8 普通寄存器
2.2.9 移位暫存器
2.3 記憶體
2.3.1記憶體的分類
2.3.2記憶體工作原理
2.3.3易失性記憶體
2.3.4非易失性記憶體
2.4有限狀態機
2.4.1有限狀態機的原理
2.4.2狀態圖表示及實現
2.4.3三位元數目器的設計與實現

第3章 可程式設計邏輯器件原理
3.1可程式設計邏輯器件發展歷史
3.2可程式設計邏輯器件工藝
3.3可程式設計邏輯器件結構
3.3.1PROM結構
3.3.2PAL結構
3.3.3PLA結構
3.4複雜可程式設計邏輯器件結構
3.4.1功能塊
3.4.2巨集單元
3.4.3快速連接開關陣列
3.4.4輸入/輸出塊
3.5現場可程式設計閘陣列結構
3.5.1查閱資料表結構原理
3.5.2可配置的邏輯塊
3.5.3時鐘管理資源
3.5.4塊記憶體資源
3.5.5互聯資源
3.5.6DSP切片
3.5.7輸入/輸出塊
3.5.8XADC模組
3.6Xilinx 7系列FPGA產品

第4章 Vivado整合式開發環境設計流程
4.1Vivado整合式開發環境
4.2創建新的設計工程
4.3創建並添加一個新的設計檔
4.4詳細描述
4.4.1詳細描述的原理
4.4.2詳細描述的實現過程
4.5設計行為級模擬
4.6設計綜合和分析
4.6.1綜合過程的關鍵問題
4.6.2執行設計綜合
4.6.3查看綜合報告
4.7約束檔對話方塊
4.7.1約束檔
4.7.2I/O規劃器的功能
4.7.3實現約束
4.8設計實現和分析
4.8.1設計實現原理
4.8.2設計實現及分析
4.9設計時序模擬
4.10生成並下載位元流檔
4.10.1FPGA配置原理
4.10.2生成位元流檔
4.10.3下載位元流文件
4.11生成並燒寫PROM檔

第5章 Verilog HDL規範
5.1Verilog HDL發展
5.2Verilog HDL程式結構
5.2.1模組聲明
5.2.2模組埠定義
5.2.3邏輯功能定義
5.3Verilog HDL描述方式
5.3.1行為級描述
5.3.2資料流程描述
5.3.3結構級描述
5.3.4開關級描述
5.4Verilog HDL要素
5.4.1注釋
5.4.2間隔符
5.4.3識別字
5.4.4關鍵字
5.4.5系統任務和函數
5.4.6編譯器指令
5.4.7運算子
5.4.8數字
5.4.9字串
5.4.10屬性
5.5Verilog HDL資料類型
5.5.1值的集合
5.5.2網路和變數
5.5.3向量
5.5.4強度
5.5.5隱含聲明
5.5.6網路類型
5.5.7寄存器類型
5.5.8整型、實數型、時間型和即時時間
5.5.9陣列
5.5.10參數
5.5.11Verilog HDL名字空間
5.6Verilog HDL運算式
5.6.1操作符
5.6.2運算元
5.6.3延遲運算式
5.6.4運算式的位寬
5.6.5有符號運算式
5.6.6分配和截斷
5.7Verilog HDL分配
5.7.1連續分配
5.7.2過程分配
5.8Verilog HDL門級和開關級描述
5.8.1門和開關聲明
5.8.2邏輯門
5.8.3輸出門
5.8.4三態門
5.8.5MOS開關
5.8.6雙向傳輸開關
5.8.7CMOS開關
5.8.8pull門
5.9Verilog HDL用戶自訂原語
5.9.1UDP定義
5.9.2組合電路UDP
5.9.3電平觸發的時序UDP
5.9.4邊沿觸發的時序UDP
5.9.5邊沿和電平觸發的混合行為
5.10Verilog HDL行為描述語句
5.10.1過程語句
5.10.2過程連續分配
5.10.3條件陳述式
5.10.4case語句
5.10.5迴圈語句
5.10.6過程時序控制
5.10.7語句塊
5.10.8結構化的過程
5.11Verilog HDL任務和函數
5.11.1任務和函數的區別
5.11.2定義和使能任務
5.11.3禁止命名的塊和任務
5.11.4聲明和調用函數
5.12Verilog HDL層次化結構
5.12.1模組和模組例化
5.12.2覆蓋模組參數值
5.12.3埠
5.12.4生成結構
5.12.5層次化的名字
5.12.6向上名字引用
5.12.7範圍規則
5.13Verilog HDL設計配置
5.13.1配置格式
5.13.2庫
5.13.3配置例子
5.14Verilog HDL指定塊
5.14.1模組路徑聲明
5.14.2為路徑分配延遲
5.14.3混合模組路徑延遲和分散式延遲
5.14.4驅動佈線邏輯
5.14.5脈衝過濾行為的控制
5.15Verilog HDL時序檢查
5.15.1使用一個穩定視窗檢查時序
5.15.2時鐘和控制信號的時序檢查
5.15.3邊沿控制識別字
5.15.4提示符：用戶定義對時序衝突的回應
5.15.5使能帶有條件的時序檢查
5.15.6時序檢查中的向量信號
5.15.7負時序檢查
5.16Verilog HDL SDF逆向注解
5.16.1SDF注解器
5.16.2映射SDF結構到Verilog
5.16.3多個注解
5.16.4多個SDF檔
5.16.5脈衝限制注解
5.16.6SDF到Verilog延遲值映射
5.17Verilog HDL系統任務和函數
5.17.1顯示任務
5.17.2檔I/O任務和函數
5.17.3時間標度任務
5.17.4模擬控制任務
5.17.5隨機分析任務
5.17.6模擬時間函數
5.17.7轉換函數
5.17.8概率分佈函數
5.17.9命令列輸入
5.17.10數學函數
5.18Verilog HDL的VCD文件
5.18.1Vivado創建四態VCD文件
5.18.2Verilog源創建四態VCD文件
5.18.3四態VCD檔案格式
5.19Verilog HDL編譯器指令
5.19.1`celldefine和`endcelldefine
5.19.2`default_nettype
5.19.3`define和`undef
5.19.4`ifdef、 `else、 `elsif、 `endif、 `ifndef
5.19.5`include
5.19.6`resetall
5.19.7`line
5.19.8`timescale
5.19.9`unconnected_drive和`nounconnected_drive
5.19.10`pragma
5.19.11`begin_keywords和`end_keyword
5.20Verilog HDL（IEEE 1364—2005）關鍵字列表

第6章 基本數位邏輯單元Verilog HDL描述
6.1組合邏輯電路Verilog HDL描述
6.1.1邏輯門Verilog HDL描述
6.1.2編碼器Verilog HDL描述
6.1.3解碼器Verilog HDL描述
6.1.4多路選擇器Verilog HDL描述
6.1.5數字比較器Verilog HDL描述
6.1.6匯流排緩衝器Verilog HDL描述
6.2資料運算操作Verilog HDL描述
6.2.1加法操作Verilog HDL描述
6.2.2減法操作Verilog HDL描述
6.2.3乘法操作Verilog HDL描述
6.2.4除法操作Verilog HDL描述
6.2.5算數邏輯單位Verilog HDL描述
6.3時序邏輯電路Verilog HDL描述
6.3.1觸發器和鎖存器Verilog HDL描述
6.3.2計數器Verilog HDL描述
6.3.3移位暫存器Verilog HDL描述
6.3.4脈衝寬度調製Verilog HDL描述
6.4記憶體Verilog HDL描述
6.4.1ROM的Verilog HDL描述
6.4.2RAM的Verilog HDL描述
6.5有限自動狀態機Verilog HDL描述
6.5.1FSM設計原理
6.5.2FSM的應用——序列檢測器的實現
6.5.3FSM的應用——交通燈的實現
6.6演算法狀態機Verilog HDL描述
6.6.1演算法狀態機原理
6.6.2ASM到Verilog HDL的轉換

第7章 複雜數位系統設計和實現
7.1設計所用外設的原理
7.1.1LED驅動原理
7.1.2開關驅動原理
7.1.37段數碼管驅動原理
7.1.4VGA顯示器原理
7.1.5通用非同步接收發送器原理
7.2系統中各個模組的功能
7.3創建新的設計工程
7.4Verilog HDL數位系統設計流程
7.4.1創建divclk1.v文件
7.4.2創建divclk2.v文件
7.4.3創建divclk3.v文件
7.4.4創建divclk4.v文件
7.4.5創建pwm_led.v文件
7.4.6創建counter4b.v文件
7.4.7創建seg7display.v文件
7.4.8創建uart.v文件
7.4.9創建顯示處理檔
7.4.10創建top.v文件
7.5添加XDC約束
7.6設計下載和驗證

第8章 數模混合系統設計
8.1信號採集和處理的實現
8.1.1XADC模組原理
8.1.2XADC原語
8.1.31602字元LCD模組原理
8.1.4信號採集、處理和顯示的實現
8.2信號發生器的實現
8.2.1DAC工作原理
8.2.2函數信號產生原理
8.2.3設計實現

第9章 片上嵌入式系統的構建和實現
9.1ARM AMBA規範
9.2Cortex-M1內部結構和功能
9.2.1處理器內核及寄存器組
9.2.2Cortex-M1存儲空間及映射
9.2.3系統控制寄存器
9.2.4內核記憶體介面
9.2.5嵌套向量中斷控制器
9.2.6匯流排主設備
9.2.7AHB-PPB
9.2.8調試
9.3Cortex-M1系統時鐘和重定
9.4Cortex-M1嵌入式系統硬體設計
9.4.1建立新的嵌入式設計工程
9.4.2定制7段數碼管IP核
9.4.3定制按鍵消抖IP核
9.4.4設置IP核路徑
9.4.5連接IP構建嵌入式系統硬體
9.4.6對塊設計進行預處理
9.5Cortex-M1指令系統
9.5.1Thumb指令集
9.5.2組合語言格式
9.5.3寄存器訪問指令——MOVE
9.5.4寄存器訪問指令——LOAD
9.5.5記憶體訪問指令——STORE
9.5.6多個資料訪問指令
9.5.7堆疊訪問指令
9.5.8算數運算指令
9.5.9邏輯操