UVM實戰

第1章　與UVM的第一次接觸
1.1　UVM是什麼
1.1.1　驗證在現代IC流程中的位置
1.1.2　驗證的語言
1.1.3　何謂方法學
1.1.4　為什麼是UVM
1.1.5　UVM的發展史
1.2　學了UVM之后能做什麼
1.2.1　驗證工程師
1.2.2　設計工程師
第2章　一個簡單的UVM驗證平台
2.1　驗證平台的組成
2.2　只有driver的驗證平台
*2.2.1　最簡單的驗證平台
*2.2.2　加入factory機制
*2.2.3　加入objection機制
*2.2.4　加入virtual interface
2.3　為驗證平台加入各個組件
*2.3.1　加入transaction
*2.3.2　加入env
*2.3.3　加入monitor
*2.3.4　封裝成agent
*2.3.5　加入reference model
*2.3.6　加入scoreboard
*2.3.7　加入field_automation機制
2.4　UVM的終極大作：sequence
*2.4.1　在驗證平台中加入sequencer
*2.4.2　sequence機制
*2.4.3　default_sequence 的使用
2.5　建造測試用例
*2.5.1　加入base_test
*2.5.2　UVM中測試用例的啟動
第3章　UVM基礎
3.1　uvm_component與uvm_object
3.1.1　uvm_component派生自uvm_object
3.1.2　常用的派生自uvm_object的類
3.1.3　常用的派生自uvm_component的類
3.1.4　與uvm_object相關的宏
3.1.5　與uvm_component相關的宏
3.1.6　uvm_component的限制
3.1.7　uvm_component與uvm_object的二元結構
3.2　UVM的樹形結構
……
第4章　UVM中的TLM1.0通信
第5章　UVM驗證平台的運行
第6章　UVM中的sequence
第7章　UVM中的寄存器模型
第8章　UVM中的factory機制
第9章　UVM中代碼的可重用性
第10章　UVM高級應用
第11章　OVM到UVM的遷移
附錄A　SystemVerilog使用簡介
附錄B　DUT代碼清單
附錄C　UVM命令行參數匯總
附錄D　UVM常用宏匯總