IC芯片設計中的靜態時序分析實踐

譯者的話
原書前言

第1章引言
1.1納米級設計
1.2什麼是STA
1.3為什麼要進行STA
1.4設計流程
1.4.1CMOS數位設計
1.4.2FPGA設計
1.4.3非同步設計
1.5不同階段的STA
1.6STA的局限性
1.7功耗考慮
1.8可靠性考慮
1.9本書概要

第2章STA概念
2.1CMOS邏輯設計
2.1.1基本MOS結構
2.1.2CMOS邏輯門
2.1.3標準單元
2.2CMOS單元建模
2.3電平翻轉波形
2.4傳播延遲
2.5波形的轉換率
2.6信號之間的偏移
2.7時序弧和單調性
2.8 小和 時序路徑
2.9時鐘域
2.10工作條件

第3章標準單元庫
3.1引腳電容
3.2時序建模
3.2.1線性時序模型
3.2.2非線性延遲模型
3.2.3閾值規範和轉換率減免
IC晶片設計中的靜態時序分析實踐目錄
3.3時序模型——組合邏輯單元
3.3.1延遲和轉換率模型
3.3.2常用組合邏輯塊
3.4時序模型——時序單元
3.4.1同步檢查：建立時間和保持時間
3.4.2非同步檢查
3.4.3傳播延遲
3.5狀態相關的時序模型
3.6黑箱(Black Box)的介面時序模型
3.7 時序建模
3.7.1接收引腳電容
3.7.2輸出電流
3.7.3串擾雜訊分析模型
3.7.4其他雜訊模型
3.8功耗建模
3.8.1動態功耗
3.8.2漏電功耗
3.9單元庫中的其他屬性
3.9.1面積規範
3.9.2功能規範
3.9.3SDF條件
3.10特徵化和工作條件
3.10.1用k係數來減免
3.10.2庫單位

第4章互連寄生參數
4.1互連線電阻、電感和電容
4.2線負載模型
4.2.1互連樹
4.2.2 線負載模型
4.3提取的寄生參數的表示方法
4.3.1詳細標準寄生參數格式
4.3.2精簡標準寄生參數格式
4.3.3標準寄生參數交換格式
4.4耦合電容的表示方法
4.5層次化設計方法
4.6減少關鍵線的寄生參數

第5章延遲計算
5.1概述
5.1.1延遲計算的基礎
5.1.2帶有互連線的延遲計算
5.2使用有效電容的單元延遲
5.3互連線延遲
5.4轉換率融合
5.5不同的轉換率閾值
5.6不同的電壓域
5.7路徑延遲計算
5.7.1組合邏輯路徑計算
5.7.2到觸發器的路徑
5.7.3多路徑
5.8裕量計算

第6章串擾和雜訊
6.1概述
6.2串擾毛刺分析
6.2.1基礎
6.2.2毛刺的類型
6.2.3毛刺的閾值和傳播
6.2.4多侵害者的雜訊累積
6.2.5侵害者的時序相關性
6.2.6侵害者的功能相關性
6.3串擾延遲分析
6.3.1基礎
6.3.2正向串擾和負向串擾
6.3.3多侵害者的累積
6.3.4侵害者和受害者的時序相關性
6.3.5侵害者和受害者的功能相關性
6.4考慮串擾延遲的時序分析
6.4.1建立時間分析
6.4.2保持時間分析
6.5計算複雜度
6.6避免雜訊的技術

第7章配置STA環境
7.1什麼是STA環境
7.2 時鐘
7.2.1時鐘不確定性
7.2.2時鐘延遲
7.3生成時鐘
7.3.1時鐘門控單元輸出端上的主時鐘實例
7.3.2使用invert選項生成時鐘
7.3.3生成時鐘的時鐘延遲
7.3.4典型的時鐘生成場景
7.4約束輸入路徑
7.5約束輸出路徑
7.6時序路徑組
7.7外部屬性建模
7.7.1驅動能力建模
7.7.2電容負載建模
7.8設計規則檢查
7.9虛擬時鐘
7.10完善時序分析
7.10.1 無效信號
7.10.2中斷單元內部的時序弧
7.11點對點約束
7.12路徑分割

第8章時序驗證
8.1建立時間檢查
8.1.1觸發器到觸發器的路徑
8.1.2輸入到觸發器的路徑
8.1.3觸發器到輸出的路徑
8.1.4輸入到輸出的路徑
8.1.5頻率長條圖
8.2保持時間檢查
8.2.1觸發器到觸發器的路徑
8.2.2輸入到觸發器的路徑
8.2.3觸發器到輸出的路徑
8.2.4輸入到輸出的路徑
8.3多週期路徑
8.4偽路徑
8.5半週期路徑
8.6移除時間檢查
8.7恢復時間檢查
8.8跨時鐘域的時序
8.8.1慢速時鐘域到快速時鐘域
8.8.2快速時鐘域到慢速時鐘域
8.9實例
8.9.1半週期——例1
8.9.2半週期——例2
8.9.3快速時鐘域到慢速時鐘域
8.9.4慢速時鐘域到快速時鐘域
8.10多倍時鐘
8.10.1整數倍
8.10.2非整數倍
8.10.3相移

第9章介面分析
9.1IO介面
9.1.1輸入介面
9.1.2輸出介面
9.1.3時序窗口內的輸出變化
9.2SRAM介面
9.3DDR SDRAM介面
9.3.1讀週期
9.3.2寫週期
9.4視頻DAC介面

第10章魯棒性驗證
10.1片上變化（OCV）
10.1.1在 差PVT情況下帶有OCV分析
10.1.2保持時間檢查的OCV
10.2時序借用
10.2.1沒有時序借用的例子
10.2.2有時序借用的例子
10.2.3有時序違例的例子
10.3資料到資料檢查
10.4非時序路徑檢查
10.5時鐘門控檢查
10.5.1高電平有效時鐘門控
10.5.2低電平有效時鐘門控
10.5.3用多工器進行時鐘門控
10.5.4帶時鐘反相的時鐘門控
10.6功耗管理
10.6.1時鐘門控
10.6.2電源門控
10.6.3多種閾值單元
10.6.4阱偏置
10.7反標(Backannotation)
10.7.1SPEF
10.7.2SDF
10.8簽核(Sign-Off)方法
10.8.1工作模式
10.8.2PVT工藝角
10.8.3多模式多工藝角分析
10.9統計靜態時序分析
10.9.1工藝和互連偏差
10.9.2統計分析
10.10違例路徑的時序
10.11驗證時序約束

附錄
附錄A新思設計約束（SDC）
A.1基礎命令
A.2對象訪問命令
A.3時序約束
A.4環境命令
A.5多電壓命令
附錄B標準延遲格式(SDF)
B.1SDF是什麼
B.2格式
B.2.1例子
B.3反標過程
B.3.1Verilog HDL
B.3.2VHDL
B.4映射例子
B.4.1傳播延遲
B.4.2輸入建立時間
B.4.3輸入保持時間
B.4.4輸入建立時間和保持時間
B.4.5輸入恢復時間
B.4.6輸入移除時間
B.4.7週期
B.4.8脈衝寬度
B.4.9輸入偏移時間
B.4.10不變化的建立時間
B.4.11不變化的保持時間
B.4.12埠延遲
B.4.13線延遲
B.4.14互連路徑延遲
B.4.15器件延遲
B.5完整語法
附錄C標準寄生參數交換格式(SPEF)
C.1基礎
C.2格式
C.3完整語法
參考文獻